[토토 사이트 커뮤니티 김언한 기자] 곽노정 SK하이닉스 사장이 D램의 미세화(스케일링 다운)와 관련해 업계가 조만간 과제에 직면할 것이라고 전망했다.

곽 사장은 5일 서울 강남구 코엑스에서 진행된 '제24회 반도체대전(SEDEX)에서 "D램 제조사들이 1a(10나노급 4세대)에서 1b, 1c, 1d까지 갈 수 있을 것인가에 대한 의구심을 가지고 있다"며 "1d까지 가면 또 다른 벽이 있을 것"이라고 말했다.

한국반도체산업협회장인 곽 사장은 이날 '메모리 기술의 한계를 넘어서'라는 주제로 발표했다. 곽 사장은 "1d는 10나노쯤 되는 테크인데 핀과 핀 사이 거리가 가까워져 트랜지스터 동작이 어려워진다"며 "D램은 10나노 근방에서 큰 저항을 예상한다"고 말했다.

그는 이와 관련해 "D램에도 극자외선(EUV) 공정이 들어와 있지만 이것만으로는 어렵다"며 "'하이(High)-NA 극자외선(EUV)'이 필요하다"고 말했다. 하이-NA는 개구수(NA)를 기존 0.33에서 0.55로 끌어올려 초미세회로를 그릴 수 있는 EUV 장비다.

곽 사장은 D램 미세화를 위해선 새로운 소재가 필요하다고도 강조했다. 곽 사장은 "(공정 미세화로 인해) 컨택트 사이즈가 작아지면 저항값이 올라가 회로 내에서 타임이 생겨 D램 동작을 방해할 것"이라며 "새로운 소재가 나와줘야한다"고 설명했다.

곽 사장은 낸드플래시 또한 '스태킹(적층)' 공정에서 과제에 직면할 것이라고 진단했다. 그는 "2D낸드가 3D로 바뀌면서 2D에서 오는 문제점을 극복했지만 과연 400단까지 갈 수 있느냐에 대한 고민이 있다"고 말했다.

현재까지 SK하이닉스의 최고 적층 낸드는 238단이다. 지난달 238단 낸드 개발에 성공했다고 밝힌 SK하이닉스는 내년 상반기부터 제품을 본격적으로 양산한다는 계획이다.

곽 사장은 "셀의 절대적 높이를 낮추는 노력을 지속해야한다"고 강조했다. 층수는 높이 쌓으면서도 물리적 높이는 낮춰야한다는 설명이다. 곽 사장은 이와 관련해 "두께를 너무 낮추면 물리적으로 남아있는 빈 공간에 충분한 공간이 안 나와 셀 특성을 나쁘게 하는 원인이 될 수 있다"며 "높이를 낮추려는 노력을 해야 하지만 쉽지 않다"고 했다.

높이를 낮추기 위해 패터닝 횟수를 늘릴 경우 제조원가 상승 문제에 직면할 것이라고도 했다. 그는 "지금은 패터닝을 2번에 나눠서 하는데 3~4번 나눠해야하는 상황이 오면 비용 문제는 어떻게 해결할 것인가를 고민해야한다"고 말했다.

그는 또 "낸드 안에 있는 여러 패턴을 걷어내고 이 공간을 가급적 셀로 채워넣어야한다는 고민도 있다"며 "옆으로는 줄이고, 높이는 낮추려는 새로운 노력이 필요하다"고 설명했다.

아울러 곽 사장은 지난 2020년까지는 메모리반도체 기술 개발에서 성능이 가장 중요한 부분을 차지했다면 2030년까지는 융복합이 중요해질 것이라고 봤다.

곽 사장은 또 실리콘관통전극(TSV) 기반의 적층 기술의 고도화가 메모리 성능에 대한 돌파구가 될 것으로 기대했다. 또 이종칩 집적 기술이 메모리반도체의 기술 한계를 극복하는 대안이 될 것이라고 설명했다.

곽 사장은 "2030년까지는 융복합과 함께 패키징 역할이 중요해질 것"이라며 "많은 다이(Die)를 쌓고, 고용량화되는 과정에서 패키징은 제품의 경박단소화에 큰 도움이 될 것"이라고 밝혔다.