[데일리한국 김언한 기자] 국제 반도체 표준화기구 제덱(JEDEC)의 고대역폭메모리(HBM)4 표준 제정이 7부 능선을 넘었다. 이르면 올해 상반기 안으로 기술 표준이 대부분 결정되고 연말쯤 공식화될 것으로 예상된다.

12일 업계에 따르면 6세대 HBM인 HBM4의 입·출구(I/O) 수가 제덱에서 2048개로 정해졌다. 패키징 두께에 대한 표준 역시 거의 합의에 이른 단계다.

업계 관계자는 "제덱에서 HBM4 관련 표준에 대한 합의가 최근 상당 부분 이뤄졌다"면서 "올해 말 정도에 표준이 공식적으로 확정될 것으로 보인다"고 말했다.

제덱은 반도체 등 전자장치의 통일 규격을 심의·책정하는 기구로, 제품의 세대가 넘어갈 때마다 표준 규격을 정한다. 이를 통해 새로 개발된 반도체의 호환성을 높이고 제조사 간 협업을 유도한다. 삼성전자와 SK하이닉스, 마이크론 등 HBM 3사는 HBM4 기술 표준에 대한 윤곽이 어느 정도 나와야 제품 개발에 속도를 낼 수 있다.

HBM4와 이전 세대 제품의 가장 큰 차이는 I/O 개수다. 이 제품부터는 I/O 수가 2048개로 2배 늘어난다. I/O는 D램에서 정보가 들어오고 나가는 통로로, 데이터를 얼마나 빠르게 전송할 수 있는지 알 수 있는 대역폭을 결정한다. HBM4부터 데이터 전송 속도가 획기적으로 빨라져 일상에서 생성형 인공지능(AI)의 본격적인 활용이 가능해질 것으로 기대된다.

다이(Die) 하나당 뱅크(Bank) 숫자도 2배 늘어난다. 뱅크는 D램의 서로 다른 채널들 안에 있는 독립적인 메모리 배열들의 묶음으로, 명령이 주어졌을 때 함께 작동한다. 뱅크 수가 많을수록 대역폭을 효율적으로 사용할 수 있게 된다.

HBM4부터는 실리콘관통전극(TSV) 기술의 난도도 올라간다. 전 세대보다 고성능 HBM을 구현하려면 TSV를 통해 더 많은 미세구멍(데이터 통로)을 형성하는 것이 필수다. HBM을 만드는 핵심 요소인 TSV는 수천개의 미세구멍을 뚫은 D램 칩을 수직으로 쌓아 칩 사이를 전극으로 연결하는 기술이다.

TSV 공정은 지금도 난도가 높아 삼성전자와 SK하이닉스의 HBM 수율은 80% 이하인 것으로 파악된다. HBM4 양산을 위해 지금보다 많은 구멍을 뚫으려면 전체 수율이 더 낮아질 수 있다.

HBM4의 두께 표준은 775마이크로미터(㎛)로 거의 합의된 상황인 것으로 알려졌다. 칩당 두께를 획기적으로 얇게 만들기는 어렵다는 점이 반영된 것으로 풀이된다. HBM은 칩당 두께를 25㎛ 이하로 구현하는 것이 난제다. HBM3E까지 전체 두께 표준은 720㎛였다.

제덱에서 HBM4 세부 사양이 일부 정해짐에 따라 삼성전자와 SK하이닉스는 제품 개발에 속도를 낼 수 있게 됐다. 두 회사는 HBM4와 관련해 내년 샘플링을 시작하고, 2026년 양산을 시작한다는 목표다.

관심이 집중되는 것은 어느 업체가 먼저 HBM4 개발과 양산에 성공하느냐다. 먼저 제품을 양산하는 기업은 HBM 점유율에 긍정적 영향을 받을 수 있다. 신기술을 선점하는 것에 대한 상징적인 의미도 크다. 앞서 HBM 점유율 3위 마이크론은 SK하이닉스와 삼성전자보다 빨리 5세대 HBM3E 양산 소식을 발표하면서 업계에 충격을 줬다.